作者 主题:FPGA活动开源项目 (Read 1770 times)

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离线 福克斯

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现场可编程门阵列活动开源项目
« on: 2020年12月22日,下午03:43:35»
我是FPGA领域的新手,目前已经完成了一些我自己的项目。我有远大的目标,但没有实现目标的经验或培训。一世'我通常擅长执行和完成这些目标,无论我做什么,但我'我发现FPGA比我复杂'过去,他们可获得的帮助和资源并不像其他主题那么强大。

为此,我一直在寻找活跃的小组和开源项目,以帮助我扎根于更多参与的工作,因为我发现与他人合作可以激励我并提供一些指导。尤其是我'我没有经验。

我主要是根据个人喜好从事verilog工作,如果可能的话,我 'd想继续走这条路。如果这里的观众可以为正在寻找参与者的活动verilog项目提供建议,我'd感谢您的推荐。
« 上次编辑:2020年12月22日,03:46:05 pm Foxxz »
 

在线的 阿斯米

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« 在以下方面回复#1: 2020年12月22日,下午04:44:56»
以我的经验,HDL代码比普通的编程语言难读得多。因此,通常来说,协作要困难得多,除非可以将项目轻松分解为半自治的模块,这些模块可以由不同的人独立地设计。

对于项目构想,请设计自己的RISC-V SoC。该项目可以随您想简单,也可以随您所愿而高级。在最简单的方面,这是最小的-但仍足以执行C编译器生成的代码! -RV32I内核可以在几小时到几天的时间内进行设计(取决于您的专业水平),但是除此之外,还可以添加一百万种东西-从流水线到AXI外围总线,从I / D从简单的外部AXI外设互连到PCI Express根联合体,从超标量和无序执行到具有APIC和IPI支持的多核联合体,从简单的裸机应用程序到运行全功能缓存,到外部存储器总线您自己的CPU上的Linux OS。可能性是无止境的!
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离线 福克斯

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« 在以下问题上回复#2: 2020年12月22日,下午05:58:49»
那么你'我有很多优点。其中一些与我也有相同的想法。

首先,我会同意您关于HDL在人与人之间的风格方面的意见。每个人都有自己的解决相同问题的方法。在一个小组项目中分配模块的所有权可能是进行具有多个参与者的项目的理想方法。我想您可能会有一些喜欢进行验证并为模块编写单元测试的人,这将有所帮助。

关于您的第二个建议-RISC-V SOC实现了我更高的目标。最终,我想实现一个设计,使两个晶格FPGA互连以构建一个独立的SDR平台。拥有两个FPGA之间的理由是,一个FPGA将运行RISC-V(或其他)软核,并与外围设备接口以控制无线电(屏幕,按钮,存储,频率控制等),并在运行期间保持静态,而另一个FPGA将被从属于第一个处理调制。不仅是一种调制类型,而且还可以即时进行重新配置以加载手头任务所需的任何调制器,无论是针对业余无线电还是通用的各种音频或数字模式。

我不喜欢晶格FPGA,我意识到有些FPGA可以进行部分重新配置,或者像Zynq一样具有硬核CPU。但是该项目更多地是关于设计的灵活性和开放性。我已经为我的所有内容构建了一些框图'd想包含。但是我'我不确定我是否准备好一个人解决。
 

离线 rstofer

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« 在以下方面回复#3: 2020年12月23日,上午01:11:21»
HamsterNZ具有低端RISC-V内核的VHDL实现。 他是该论坛的主要贡献者。

//github.com/hamsternz/Rudi-RV32I/tree/master/src/cpu

不幸的是(对您来说)是用VHDL编写的,此外,我没有'相信新手将有任何办法创建RISC-V内核。 作为一个启动项目,它在此论坛中有很多像素,但我认为它需要大量的经验。  But that'这只是我的意见,我也没有't actually tried it.

您需要能够创建一些基本的构建块,并且最简单的是(MUX,解码器,计数器,寄存器),但是最大的一个是有限状态机。 我更喜欢采用两个过程的方法,但是可以针对一个过程甚至三个过程的方法提出理由。 所有实际工作都在FSM中完成。

再说一次's VHDL,但您可以看看VHDLwhiz.com。 他有一些很棒的教程,并且大部分工作都围绕着仿真进行。  Alas, it's VHDL...

我不'没有,但也许这本书会有价值:
//www.amazon.com/Computer-Architecture-Tutorial-Using-FPGA-ebook/dp/B08GK4HNMC

本书围绕创建ARM处理器展开,代码在System Verilog和VHDL中提供。 这本书讨论了流水线,但是代码没有't support it. 同一作者有一本关于MIPS处理器的配套书籍。

//www.amazon.com/gp/product/0128000562

这里'是设计Z80的人写的关于Z80处理器和Verilog的书。 他使用电子表格完成所有设计,然后实现代码。 由于Z80更像是CISC处理器,因此每条指令的状态数可能会很高。

//www.amazon.com/gp/product/0963013351

编写代码很容易,它'设计很难的系统。 除非有人将框图和状态表交给您,否则您需要能够自行创建它们。

这里周围的大多数人都是'LC3给他们留下了深刻的印象,因为它们可以实现RISC-V。  I'm not sure I could.

这些项目(LC3和LC3b)在许多大学中都有讲授,有一本书,实际上是两本书:

//www.amazon.com/Introduction-Computing-Systems-Gates-Beyond/dp/0072467509 -本书讨论了一种简单的16位RISC机器LC3
//www.amazon.com/Introduction-Computing-Systems-Gates-Beyond-ebook/dp/B07VWKMJBX -- I'我不确定3D版本是否描述了LC3b

LC3b是字节可寻址的,并包含更多指令-一个更好的CPU

您可以从中获得有关LC3的想法
//justinmeiners.github.io/lc3-vm/supplies/lc3-isa.pdf
http://people.cs.georgetown.edu/~squier/Teaching/HardwareFundamentals/LC3-trunk/docs/LC3-uArch-PPappendC.pdf

您可以找到与LC3b类似的文档,但我发现的那些文档省略了中断系统。

我之所以认为LC3是因为这本书从零零碎碎地经过ISA设计,一直到完整的硬件图和微编码形式。 我们可以在FPGA中使用微编码,但更有可能没有。  I didn't... 这本书是针对系统设计课程的,因此一切都是spoon脚的。 没有关于设计能力的假设。 没有给出HDL,请获取硬件框图并开始编码。 FSM将直接从状态图中写入。

« 上次编辑:2020年12月23日,上午01:25:52 by rstofer »
 

在线的 阿斯米

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« 在以下方面回复#4: 2020年12月23日,上午01:53:56»
VHDL很烂,因为它'信噪比非常低。克服它。 LC3也很烂,因为它'没用的16位垃圾。 16位!在2020年底! :palm: 同上Z80。那东西比我还老!
RISC-V简单而现代。以基本形式非常容易实现。您可以选择32位或64位内核,它们之间的差异很小(与某些内核不同)"other"有大量的建筑"historical"垃圾,因此每种新模式都与其他模式完全不同,因此您必须从头开始学习如何为每种模式编程。大学教师'听那些避风港的人'甚至尝试设计该死的东西"have an opinion".
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« 在以下问题上回复#5: 2020年12月23日,上午02:15:09»
啊,语言大战!  Again...

//www.campera-es.com/vhdl-vs-verilog-vs-systemverilog

我不'没意见,我使用VHDL,因为这就是我开始的目的。
 

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« 在以下方面回复#6: 2020年12月23日,上午02:39:16»
LC3也很烂,因为它'没用的16位垃圾。 16位!在2020年底!
对于嵌入式控制器,8位可能会过大。  We'不要试图解决世界饥饿问题,只需要控制一些小工具并应对一些事件即可。
引用
同上Z80。那东西比我还老!
除非目标是使用原始的PROM(当然是在BlockRAM中)重新创建PacMan。 Opencores的T80核心相当不错。

It's the PROCESS that'重要的,而不是塑料上的标签。  Because it'如果是CISC处理器,则需要多个周期,并且使用电子表格显示所有时序非常聪明。  In fact, it's brilliant! 但是你必须读这本书...
引用
RISC-V简单而现代。以基本形式非常容易实现。您可以选择使用32位或64位内核
为什么嵌入式控制器需要64位之类的东西? 如果我需要联网,那么有很多芯片可以做这种事情,包括我非常喜欢的NXP LPC1768。  It'变老了,但效果很好。  I don'看不到自己将TCP / IP移植到简约的RISC-V。
引用
大学教师'听那些避风港的人'甚至尝试设计该死的东西"have an opinion".
给我看一本书,其中包含最小机器的框图以及可以转换为FSM的状态转换图,'ll think about it. 我有一本书可以解决这个问题,但是我还没有看到有关LC3附录的文档。 系统设计已交付给您,您要做的就是编写代码。 因为描述了每个细节,所以这是一个了不起的FIRST项目! 用很少的几行代码,就有可能有一个中断驱动的键盘例程将字符回显到终端。 RISC-V可以等待第二个项目。

"计算机组织和设计RISC-V版"帕特森和轩尼诗。 一月下旬到二月中旬,如果我'm lucky.

在猛烈抨击LC3项目之前,请仔细阅读附录,并向我展示与RISC-V相同的内容。 如果存在,我可以尝试一下。 否则,对于嵌入式控制器,LC3(或者更好的是LC3b)可以满足我的需求。  At the moment...

我应该在HamsterNZ上进行计数'的RISC-V与LC3的对比。  Maybe I'll do that one day. 毫无疑问,他的代码很优雅。  I didn'看不到中断控制器,'很大,但是我没有'不要花那么多时间浏览代码。 LC3具有256个条目的中断向量设置。 它还有一个包含512个条目的TRAP系统。 实现简单!

有时,人们希望进入FPGA而无需学习计算机体系结构或计算机设计课程。 启动项目必须简单而又不容易。
 

在线的 阿斯米

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« 在以下方面回复#7: 2020年12月23日,上午03:03:16»
对于嵌入式控制器,8位可能会过大。  We'不要试图解决世界饥饿问题,只需要控制一些小工具并应对一些事件即可。
哈哈。 8位控制器已死,除了非常新的利基用途。 16位也是如此。欢迎来到今天的现实世界,而不是1990年左右的想象世界。今天的世界运行在32位控制器和64位CPU上。

除非目标是使用原始的PROM(当然是在BlockRAM中)重新创建PacMan。 Opencores的T80核心相当不错。
很少有人关心旧货。它'多数是老年人,因为那废话让他们想起了年轻的时候 和女孩很漂亮。这样的项目不会带来零技术负担,因为它们涉及的折衷方案在现代世界中是零意义的。

为什么嵌入式控制器需要64位之类的东西? 如果我需要联网,那么有很多芯片可以做这种事情,包括我非常喜欢的NXP LPC1768。  It'变老了,但效果很好。  I don'看不到自己将TCP / IP移植到简约的RISC-V。
因为你没有'设计任何这些芯片。但是您可以设计RV64。你不'不需要移植任何东西,它'已由其他人完成。与64位无关的网络。它'在需要进行64位操作或需要4G以上地址空间的任何地方都非常有用。如今,后者正变得越来越普遍,因为随着时间的流逝,RAM变得越来越便宜。 512 MBytes DDR3芯片的价格不到5美元,相对于容量而言,DDR4甚至更便宜。再次,从历史上看,人们不得不提出像PAE这样的骇客,而在全新的体系结构中实现毫无意义。

给我看一本书,其中包含最小机器的框图以及可以转换为FSM的状态转换图,'ll think about it. 我有一本书可以解决这个问题,但是我还没有看到有关LC3附录的文档。 系统设计已交付给您,您要做的就是编写代码。 因为描述了每个细节,所以这是一个了不起的FIRST项目! 用很少的几行代码,就有可能有一个中断驱动的键盘例程将字符回显到终端。 RISC-V可以等待第二个项目。
I'我成功地做到了这一点,而没有任何书籍能像你一样'精神上不足。您可以自己完成所有操作。

有时,人们希望进入FPGA而无需学习计算机体系结构或计算机设计课程。 启动项目必须简单而又不容易。
我没有'也不要参加任何这些课程。如果我能做到,其他人也一样。只是不要 '不要懒惰,像大自然一样使用大脑!
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看,我不知道'不想将其设为个人,并一遍又一遍地重复此辩论。如果您想重新发明40岁的车轮-请成为我的客人。但是告诉新一代工程师,他们必须学习那些半个世纪的车轮是如何工作的,这是行不通的,因为它绝对没有给他们带来任何对今天和明天的项目有用的信息。新时代呼唤新手段!将这些旧物品留在博物馆内。
« 上次编辑:2020年12月23日,下午03:19:51 by asmi »
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在线的 硅向导

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« 在以下方面回复#8: 2020年12月23日,下午04:34:28»
VHDL很烂,因为它'信噪比非常低。克服它。 LC3也很烂,因为它'没用的16位垃圾。 16位!在2020年底! :palm: 同上Z80。那东西比我还老!

坦白说,我习惯于从总体上阅读相当明智的文章。这是什么突然的废话?希望您在发布此信息或其他内容时喝醉了。这看起来就像是基本的少年巨魔。不过只有我的2美分。
 
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« 在以下方面回复#9: 2020年12月23日,下午05:49:29»
这里'是设计Z80的人写的关于Z80处理器和Verilog的书。 
真的吗?加入Zilog之前Monte Dalrymple是否在Z80上工作? (一世'没读过这本书)。
Z80于1974年由Federico Faggin(intel 4004著名)构思,并由他创立的公司Zilog于1976年推出。
Z80投放市场两年后,1978年加入Zilog的是《那本书》的作者Monte Dalrymple。
他设计了Z80外设,在Z280上工作,并且是Z380的首席架构师。
我不'认为他设计了Z80。
 

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« 在以下问题上回复#10: 2020年12月23日,下午07:48:17»
这里'是设计Z80的人写的关于Z80处理器和Verilog的书。 
真的吗?加入Zilog之前Monte Dalrymple是否在Z80上工作? (一世'没读过这本书)。
Z80于1974年由Federico Faggin(intel 4004著名)构思,并由他创立的公司Zilog于1976年推出。
Z80投放市场两年后,1978年加入Zilog的是《那本书》的作者Monte Dalrymple。
他设计了Z80外设,在Z280上工作,并且是Z380的首席架构师。
我不'认为他设计了Z80。

我可以让所有低音混蛋。 但是,这种方法是合理的,并且会留下文档痕迹。  It'很少有人会看到涉及CPU设计的Excel电子表格。 当然,这种方法是在实际Z80设计之后很久才出现的。我不'回想起早在1979年VisiCalc发明时的电子表格。 早有纸质电子表格-会计师使用它们已有很长时间了。
 

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« 在以下方面回复#11: 2020年12月23日,晚上08:51:30»
LC3也很烂,因为它'没用的16位垃圾

在我看来,LC3可以替代所有常见的MIPS1课程。我确实更喜欢MIPS而不是LC3,但是LC3有点小,而且"legal free". MIPS is not.

如果目的是"to teach",LC3是辉煌的。如果目的是"做一些现实的项目",毫无疑问,RISC-V更好,因为它具有更完整的ISA和更好的主流工具链支持。
 
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« 在以下问题上回复#12: 2020年12月24日,上午04:45:34»
"8位控制器已死,除了非常新的利基用途外"

那'是一个非常愚蠢的肯定。

8位具有40年的历史,并且还有更多工作要做,没有什么能比8位的简单性和成本高得多了,'这种处理器有大量的应用程序,实际上比16位和32位要大得多'的同行,他们只在中间到复杂的系统中占有一席之地,而在实际应用中仍然是少数。

 

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« 在以下问题上回复#13: 2020年12月24日,上午05:19:42»
VHDL很烂,因为它'信噪比非常低。克服它。 LC3也很烂,因为它'没用的16位垃圾。 16位!在2020年底! :palm: 同上Z80。那东西比我还老!
RISC-V简单而现代。以基本形式非常容易实现。您可以选择32位或64位内核,它们之间的差异很小(与某些内核不同)"other"有大量的建筑"historical"垃圾,因此每种新模式都与其他模式完全不同,因此您必须从头开始学习如何为每种模式编程。大学教师'听那些避风港的人'甚至尝试设计该死的东西"have an opinion".

我非常喜欢VHDL,而不是Verilog,后者对我来说似乎简直是胡言乱语,VHDL非常清晰,合乎逻辑,并且没有'不必像某些人写的那样冗长。它'但是,根据个人喜好,使用适合您的功能,它们的功能是相同的。

坦白地说,你听起来非常精英"一切古老的东西都是无用的废话,如果你不这样认为,你就是愚蠢的"。但是实际上,我对FPGA的全部兴趣都在于重新创建老式硬件,我的大多数项目都基于6502微处理器内核。
 

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« 在以下问题上回复#14: 2020年12月24日,上午05:26:40»
"8位控制器已死,除了非常新的利基用途外"

那'是一个非常愚蠢的肯定。

8位具有40年的历史,并且还有更多工作要做,没有什么能比8位的简单性和成本高得多了,'这种处理器有大量的应用程序,实际上比16位和32位要大得多'的同行,他们只在中间到复杂的系统中占有一席之地,而在实际应用中仍然是少数。

的确,到处都有8位微芯片。如果您需要一个微小的6针脚部分来使LED闪烁,读取传感器并通过其他格式发送数据,执行类似于您可能使用555的任务,或者执行其他一些简单的应用程序,那就很愚蠢了一个32位处理器。小型,简单的CHEAP微控制器有巨大的市场。紧凑型车没有'发明了货车和SUV而8位微控制器却没有'当开发出16位和32位微控制器时,它就消失了。
 

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« 在以下问题上回复#15: 2020年12月24日,上午08:36:22»
新时代呼唤新手段!将这些旧物品留在博物馆内。

嗯,这与它无关,您只是让我记住了麻省理工学院的一门有趣的课程,例如使用旧的堆栈机学习了三个星期,然后继续进行RISC设计两个学期  :o
 


在线的 北方人

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« 在以下回复#17: 2020年12月24日,下午05:14:55»
最终,我想实现一个设计,使两个晶格FPGA互连

这是一个非常糟糕的主意。 FPGA中的事物并行运行,并且彼此独立执行。具有两个FPGA仅会增加不必要的互连麻烦。如果你'如果空间不足,请改用更大的FPGA。

您的建议是,如果您想拥有两栋房屋-一栋房屋将有一个客厅和一个饭厅,而另一栋房屋将有一个浴室和一间卧室。
 

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« 在以下方面回复#18: 2020年12月24日,晚上08:33:33»
最终,我想实现一个设计,使两个晶格FPGA互连

这是一个非常糟糕的主意。 FPGA中的事物并行运行,并且彼此独立执行。具有两个FPGA仅会增加不必要的互连麻烦。如果你'如果空间不足,请改用更大的FPGA。

这种取决于要解决的问题,'t it? 虽然我会看"bigger FPGA"首先,也许有一个合理的功能分区可以很好地与两个FPGA配合使用。 也许有不同的内部资源或IO要求。 这可能是一个好主意。
 

离线 滴滴

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« 在以下问题上回复#19: 2020年12月24日,晚上08:49:17»
这是一个非常糟糕的主意。 FPGA中的事物并行运行,并且彼此独立执行。具有两个FPGA仅会增加不必要的互连麻烦。

这取决于,例如,我这里有两个FPGA,它们通过同步串行链路以2Mbit / sec的速率进行串行通信,对我来说还可以。

 

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« 回复#20: 2020年12月24日,晚上08:59:12»
这里'是设计Z80的人写的关于Z80处理器和Verilog的书。 
真的吗?加入Zilog之前Monte Dalrymple是否在Z80上工作? (一世'没读过这本书)。
Z80于1974年由Federico Faggin(intel 4004著名)构思,并由他创立的公司Zilog于1976年推出。
Z80投放市场两年后,1978年加入Zilog的是《那本书》的作者Monte Dalrymple。
他设计了Z80外设,在Z280上工作,并且是Z380的首席架构师。
我不'认为他设计了Z80。

我记得Federico Faggin和Matoshi Shima是Z80设计师。
他们很快。大约几个星期。

格哈德

ed。岛正敏
//es.wikipedia.org/wiki/Masatoshi_Shima
(我看不懂)
« 上次编辑:2020年12月25日,上午12:59:20 by Gerhard_dk4xp »
 
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« 在以下回复#21: 2020年12月25日,上午12:42:00»
说到开源和Verilog,opencores.org有很多项目,而且似乎很多都是用Verilog编写的。

我知道T80核心(Z80)将运行Digital Research'CP / M下的PL / I编译器。 较小的程序,例如Microsoft Fortran和Digital Research'的宏汇编器也可以工作。 哦,PacMan工作了-可能是我使用此核心完成的最重要的项目。

大学教师'不要忘记终止NMI和类似信号的外部连接。  There'这是我知道这一点的原因。
 

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« 在以下回复#22: 2020年12月25日,上午12:42:18»
最终,我想实现一个设计,使两个晶格FPGA互连

这是一个非常糟糕的主意。 FPGA中的事物并行运行,并且彼此独立执行。具有两个FPGA仅会增加不必要的互连麻烦。如果你'如果空间不足,请改用更大的FPGA。

我不'认为将两个FPGA互连是一个糟糕的主意。通过SPI或并行总线或任何可行的方式连接它们。如果我的目标是为各种模拟和数字无线电模式提供一个解调器/调制器库,我认为'd是使从FPGA可以加载当时需要的任何比特流的理想选择,而不是试图将所有可能的解调器/调制器安装在单个FPGA上。我认为在一个大的FPGA上使用两个小FPGA可能也会带来功耗优势。
 

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« 在以下回复#23: 2020年12月25日,上午04:16:52»
我不'认为将两个FPGA互连是一个糟糕的主意。通过SPI或并行总线或任何可行的方式连接它们。如果我的目标是为各种模拟和数字无线电模式提供一个解调器/调制器库,我认为'd是使从FPGA可以加载当时需要的任何比特流的理想选择,而不是试图将所有可能的解调器/调制器安装在单个FPGA上。
迪登 '您是否说要实施SDR?据我所知,它们往往需要大量带宽,因此SPI或并行总线对您没有任何好处。 FPGA之间需要高速LVDS链接。而且,这将需要使用昂贵的受控阻抗连接器,以便您实际上可以达到所需的带宽。
简而言之,它'不值得。只有在绝对没有其他方法时才保证使用多个FPGA。所有其他时间'最好使用一个较大的设备。

我认为在一个大的FPGA上使用两个小FPGA可能也会带来功耗优势。
差远了。一台设备将始终比两台设备消耗更少的电量。您还需要增加互连的动态功耗,这对于高速连接可能非常重要。而且,您将需要投入一定数量的FPGA资源以在两侧实现该互连。
像Zynq这样的设备存在是有原因的。如果你说的是真的,那将是没有意义的。然而,它们不仅存在,而且在许多应用中非常受欢迎。
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« 在以下回复#24: 2020年12月25日,上午05:53:49»
迪登 '您是否说要实施SDR?据我所知,它们往往需要大量带宽,因此SPI或并行总线对您没有任何好处。 FPGA之间需要高速LVDS链接。而且,这将需要使用昂贵的受控阻抗连接器,以便您实际上可以达到所需的带宽。
简而言之,它'不值得。只有在绝对没有其他方法时才保证使用多个FPGA。所有其他时间'最好使用一个较大的设备。

I'认为从FPGA正在与SDR通信并执行de / mod。 de / mod数据被传送到主FPGA。该数据应远小于原始IQ数据。记住我'我在这里谈论火腿广播。一世'我不想处理宽带宽。我当时正在考虑使用立体声音频ADC / DAC使用192khz和32位IQ数据。那就是〜12mbps?

将两个FPGA放在同一块板上获胜'它们之间不需要任何连接器,因此不必担心。

我可以使用带有硬核CPU的FPGA,但是这样做很有趣吗?

我得到它。这都不是最有效或最佳的方法。但这更多的是对我自己的教育项目。
 


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