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你好，

对于一个潜在的未来项目，我将使用支持3Gbps的收发器，我正在寻找一种可以进行DIY焊接的廉价低端FPGA，因此可能没有比FBGA256大的东西了。

因为这显然是出于爱好，所以我愿意冒险并从远东的黑暗角落购买东西。

我已经习惯了Altera的世界（Quartus工作流程和文档文档），所以我'd使用Altera 现场可编程门阵列 ，不幸的是，在3Gbps trx的可DIY焊接的BGA中似乎没有便宜的FPGA。我唯一能找到的是Cyclone IV EP4CGX15，它装在一个不错的BGA169中，但是只有2.5Gbs收发器，而且一些聪明的人认为制作不带乘法器的FPGA是个好主意。

那么，莱迪思显然的选择似乎是LFE3-17A，它是BGA256，并且谁知道该封装中有多少个收发器-莱迪思文档很乱。但是我猜那里至少有一个Rx和一个Tx。但这是一种非常便宜的FPGA，起价为6美元（来自中国）。

然后我发现，我也可以在FBGA256中便宜地购买Artix 7 XC7A35T，不幸的是，在此包装中，GTP确实为零。赛灵思，WTF错了吗？对于那些$ 15- $ 18来说，这真是一个了不起的交易。

还有什么选择吗？我是否错过了任何便宜的具有3Gbps IO功能的FPGA？ 我还没有研究过像Gowin这样的纯中文FPGA，因为我担心工具链和文档。作为一个初学者，我'd坚持使用Altera / Latttice / Xilinx中的某些东西。

概括地说，只有两个便宜的带有快速收发器的FPGA选项真正满足了3Gbps的要求。

Altera Cyclone IV：EP4CGX15BF14C8N，约合8美元，BGA169 1mm间距，4x SERDES，但只有2.5 Gbps，而且愚蠢的没有乘法器。
Lattice ECP3：LFE3-17EA 6FTN256，约6美元，BGA256 1mm间距，不确定SERDESes 3.2Gbps

感谢您的任何建议。

我可以接受0.8mm间距BGA的挑战，但可以接受0.5，哦，永远不要。这与HDI PCB和激光钻孔过孔接壤。当然可以制造，这不是问题"if"，但是钱。如果我负担得起，我不会'只需征求建议，然后从Mouser中选择第一个合适的FPGA即可完成。

考虑到我对BGA的手工焊接经验为零（不计算在我以前的雇主站点上焊接在ERSA机器上的焊锡束），'肯定会有一堆损坏的垃圾-可能很容易就变得很昂贵。因此，正在寻找最便宜的FPGA选项，这些选项至少可以部分路由到便宜的4层板上。

但是谢谢你的建议，我'请尝试寻找您认为不差的0.5mm间距BGA引脚。

有没有一种简单的方法可以以图形方式显示引脚，以便至少一个人可以看到电源，IO和配置引脚的位置？那些CSV或类似文件很棒，但实际上并没有使事情变得容易得多。

//编辑： 似乎Spartan 6可能是候选者： XC6SLX25T-2CSG324C在中国的价格在$ 15到$ 18之间，不幸的是BGA 324的间距为0.8mm-仍可在4层板上使用，但不太可能实现完全扇出。

看看UG475-它具有所有7系列设备的引脚图。随附的是CP236的两个屏幕截图。
如您所见，IO仅有3行深，并且在外环和中间部分之间有一吨空间，用于放置通孔和其他东西。这就是为什么我说，如果您可以在两个焊盘之间安装走线，将非常容易进行布线-您直接布线出两个外部行，并在外圈和中间部分之间的空间中插入第三行的过孔。另外，中间部分的引出线使您不会'在该区域内不需要任何通孔，因为所有内部球都与该中间部分的外排球之一连接到同一网。有关详细信息，请参见电源图。希望你能明白我的意思。

那是一些不错的图像，正是我想要的。是的，即使在4层上，引脚排列看起来也很合逻辑且易于管理。但是，只要有可能，我会对这些小间距BGA感到非常厌恶'甚至不要焊接较大间距的焊料。   Designing a PCB 对于 these 小 ones would certainly require some experience I don't have. 最后，我可以找到的最便宜的Artix 7包是30美元以上，这是上面提到的Spartan 6的两倍。   

您的PCB所花费的成本不止于此
如果您想成为一个真正的小子，可以尝试在速卖通上赌博。有一些超级便宜的选择可让您掌握这些部件，但是质量当然是未知的。

因此，现在有三个选项：
Altera Cyclone IV：EP4CGX15BF14C8N，约合8美元，BGA169 1mm间距，14k LE，4x SERDES，但只有2.5 Gbps，而且愚蠢的没有乘法器。
Lattice ECP3：LFE3-17EA 6FTN256，约6美元，BGA256 1mm间距，17k LE，4个SERDESes 3.2 Gbps
Xilinx Spartan 6：XC6SLX25T-3CSG324C，约合15美元，BGA324，0.8间距，24k LE，2x SERDES，3.2 Gbps

显然，莱迪思获得了胜利。

您可以从此列表中删除莱迪思，除非您不这样做'请为许可证支付1千美元： http://www.latticesemi.com/en/Products/DesignSoftwareAndIP/FPGAandLDS/LatticeDiamond#_FD13D8A25CBB47BD83F143E5B55DBC75
哪个不'完全适合做个廉价溜冰者 

仔细检查一下Cyclone10，他们可能会用其底端GX同类产品有更好的解决方案。

他们需要Quartus Pro许可证（4000美元）。便宜的10LP选项完全是垃圾-他们没有'甚至不支持DDR内存，所以不带任何收发器。一世'm not sure what'这些设备的目的。

有趣的是，我没有使用Lattice的经验，但是无论如何我对此感到非常惊讶。以为您可能需要某些IP内核的许可工具，但是您可以'甚至不使用带有免费许可证的iCE40 现场可编程门阵列 ？ （请参阅此处未选中的内容）。感谢您指出。认为几年前风靡一时的iCE40摇杆就得到了免费的支持。 

不幸的是，这改变了游戏计划。这对您来说很不礼貌，您听到我了，不礼貌！ 

因此，要么是Altera，要么是Xilinx。一世'd然后最好同时检查两者的许可。但是据我所知，使用Cyclone IV器件没有任何限制。

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问题是，我可以'在CSG325中获得Artix 7 （XC7A12T-1CSG325C）价格在$ 30以下。  XC7A15T is $35+.
Cyclone 10也是如此。它价格昂贵，而且没有有趣的功能。

我可以用一个Artix 7的价格购买两个Spartan 6设备（XC6SLX25T-3CSG324C）（例如，一半的LE）。然后推Artix 7没有任何意义。

PS: Not that 324 ball package would be 小, but is the 小est of them, that has any GTP and does not require HDI PCB.

（注意：要描述我所需要的就是说我需要解码，从其中提取一些数据并将其编码回另一个流中的3Gbps数据流。  所以我不'确实需要很多IO。甚至没有任何外部RAM。项目应该是愚蠢而简单的，但是由于市场上缺乏明智的FPGA选项，这似乎几乎是不可能的。 

有趣的是，我没有使用Lattice的经验，但是无论如何我对此感到非常惊讶。以为您可能需要某些IP内核的许可工具，但是您可以'甚至不使用带有免费许可证的iCE40 现场可编程门阵列 ？ （请参阅此处未选中的内容）。感谢您指出。认为几年前风靡一时的iCE40摇杆就得到了免费的支持。 

莱迪思ECP3评估板约为120美元。 您似乎在评估板上获得了许可证，但事实并非如此。't too bad a deal.
您将获得带有LVDS端口的完整设备，以进行DDR3测试&PCIE也已经在那里。
但是，您可以使用自己的FPGA编译设计吗？ 还是，他们在那吓死你了？

//www.latticesemi.com/ecp3versa

你知道吗...忘记以上所有，我'将在其他地方进行一些BGA练习，然后购买（无论花费多少）合适的BGA。在以合理的封装尺寸考虑在低成本FPGA中使用3Gbps SERDES时，似乎是梦dream以求的。

It's not, it'仅仅是您对低成本的定义与在该细分市场中被视为低成本的定义不一致。请记住，FPGA的三个主要市场是军事，通信和航空航天，'碰巧的是，他们都不在乎组件的成本，因为它们的加价是如此之高。所有其他人只是从那张桌子上得到了宠坏。这就是为什么Xilinx和Altera / Intel都可以登台亮相说500美元的设备的原因。"low cost"

该死，什么'如今很难集成3Gbps SERDES吗？它'没有什么新鲜的东西了，超过15年的技术在这里？

It's not difficult. It'在2020年，没有人想要3G SERDES，每个人都想要25G +。因此，唯一的选择就是过去的日子。

我对这场战斗感到非常失望和沮丧。

是的，这是您设定的不切实际的期望。

FBGA256中的3Gbps serdes是不现实的要求吗？什么

也许，我试图将价格推得太低，我对此表示满意（我喜欢将价格降低），但是即使我不想't, I have found so far exactly 0 parts 小er than BGA324 with any 3Gb serdes. (not counting the paywalled Lattice part)

我以为我解释了我们市场上的情况'您和我根本不是FPGA供应商的目标受众。所以他们不'不要胡说我们需要或想要的东西。

(yes, your CPG236 has indeed less that 324 balls, but is so 小, I wouldn'不要用棍子触摸它。在我事先进行足够的BGA练习之前

This package was obviously designed exactly 对于 钙 ses like yours (needs MGTs but not many IOs), and the pinout was designed specifically to allow 我们 ing 低成本 PCB manufacturing while keeping the device itself very compact as they probably envisioned it'用于某些空间通常很宝贵的转换器或适配器。

您是否考虑过外部4：1/5：1串行器。 您需要的是5-6个DDR LVTTL输出（4-5data +时钟），速度为750mb / 600mb，它将在外部将数据串行化为3GB / sec。

SerDes 现场可编程门阵列 通常用于数据的通信和序列化/反序列化（例如SDI链接或2.5 / 10Gb以太网之类的视频数据）。不需要硬件乘法器，如果您真的需要一对，可以在逻辑本身中实现。

5年前，当我寻找最便宜的SerDes 现场可编程门阵列 时-它是ECP3，但我'由于我了解工具并一天之内就启用了光纤以太网，所以我最终选择了Altera。

选择没有上下文的随机语句不会使一致性更好。

那么，爱好者只能根据您的一致逻辑使用现成的模块吗？

是的，有一点，我没有'恰好指定了我想要的。确实，我想到了一个特定的项目，它将需要大约30个IO引脚和一个MGT Rx / Tx。但是，我想对自己可用的内容和不可行的内容进行一些比较，即使您可能不这么认为，但我认为所做的事情已经死了，您的见解非常有帮助。

The important result I bring out of the discussion is that: MGTs are a rare periphery on 小 现场可编程门阵列 s (in terms of ball count) and the minimum required ball count to get at least 3Gb seems to be above 324 balls, which is a lot.

这次我可能只需要30个IO，但是下次我可能需要100个IO'将会再次回到这里，同样的问题。同时，我不想再次发明所有的SCH + PCB，因此寻找一种256球芯片可以提供的折衷方案，不幸的是，实际上没有这种选择，因为'正确地向我指出了许可计划。

请注意，我拒绝使用70美元的Artix细间距BGA，因为在我以前的工作中，我已经有足够的糟糕经验将其焊接！'在廉价的中国PCB上。是的，我可能做错了一些事情，因此我尝试避免这些事情，并使用一些更能容忍过程错误的东西，因为我还没有专门的BGA工作专用设备。因此，我更倾向于1mm间距和最小的球数，我有信心可以设计PCB，而不会将廉价技术推向极限。

取消售价70美元的Artix会很痛，寻找更便宜的替代品是有道理的，因为我对自己不存在的BGA技能不满。当我'如果我对焊接这些坏男孩有信心，我不妨选择70美元的芯片，因为它的价格很容易就可以溶解在其余芯片中，但是如果您连续杀死其中两个芯片，那么就不行了（现在遍地阅读BGA的情况对这个或那个敏感...）。

您可能（也可能不）理解，在学习了供应商的一些基础知识之后's A toolbox I don'不想与供应商B甚至D重新开始。

是的，不做任何事情在这里也是有效的选择。显然，我不必为此做预算，因此取消项目可能毕竟是个不错的选择。

我希望这至少可以解释一下为什么我会像以前一样继续进行。

PS：我认为会有更多选择，而不是我选择的那三个。've found myself.

我已经准备好一些BGA64x1mm封装的NOR FLASH存储器，可以达到目的，但是焊接微型BGA并不等于焊接BGA256 / 324/484。均匀加热将更加困难。那's why I'm afraid of higher failure rate, than with soldering the 小 one. But I may be successful, who knows... time will tell.

我有点理解为什么了解更多的供应商工具箱是有好处的-不幸的是，对于我来说，这意味着我会有两个（甚至三个），但是我和另一个都不知道能够正确地执行任何操作。你看我避风港'甚至还没有弄清楚如何在Quartus中编写一个怪异的测试台，更不用说适当地约束设计了（声明时钟周期不会'没切芥末..）

最后，我真的很想知道这三个主要方面，但是现在我'我很高兴我至少可以在其中之一上做一些基本的事情。

是的，我非常悲观，偏执或其他。我对自己的了解足够长，以至于我总是糟透了。

这是带有收发器的最便宜的484pin 1mm bga：
//lcsc.com/product-detail/CPLD-FPGA_Altera-EP4CGX50CF23C8N_C568986.html
不过，如果EP4CGX15列在您的热门清单上，对您的应用来说太大了。

这是带有收发器的最便宜的484pin 1mm bga：
//lcsc.com/product-detail/CPLD-FPGA_Altera-EP4CGX50CF23C8N_C568986.html
不过，如果EP4CGX15列在您的热门清单上，对您的应用来说太大了。

很棒的发现！但是目前库存为零。希望有一天我'd能够使用所有球。 

EP4CGX15满足所有需求，但收发器为2.5Gb。但是，至少到现在，我可以忍受这一点-作为布局BGA的培训。然后无论如何都需要找到一个更快的设备。

引用自：延寺2020年11月16日，晚上11:21:56

你看我避风港'甚至不知道如何在Quartus中编写一个怪异的测试台

在Vivado中可以更好地实现此特定功能，因为它可以's具有功能齐全的集成模拟器，而不是用螺栓固定的外部模拟器瘫痪而死，以诱使您购买较少损坏版本的许可证。因此，在Vivado中添加测试平台只是添加不带端口的仅模拟模块的问题，IDE将自动识别该模块，剩下要做的就是单击"Run Simulation" button.

我记得即使在ISE中，也只有模拟或合成+ P的开关&R. 
我已经在Quartus中安装了一些Modelsim，但从未如我所愿的那样使其完全正常工作。

> 3gb 对于 $15.77 : //lcsc.com/product-detail/CPLD-FPGA_XILINX_XC7A35T-2FTG256C_XC7A35T-2FTG256C_C181716.html

我认为这是6GB /秒...
还有库存。

不幸的是，这个封装没有绑定任何收发器。

奇怪，我以为那个大红色'XC7A35T'表示已将收发器绑定在一起。
为此支付额外费用的目的是什么'T'没有便宜的价格为7美元。

不会，实际的硅片总是包含收发器，但是在某些封装中，它们并没有键合并在芯片上激光打出以确保它们不会't waste power.
您只需要知道绑定了哪些软件包，哪些没有't。至少Xilinx提供了出色的UG475指南，其中包括图形图表，因此您可以轻松查看特定软件包中的可用内容。据我所知，没有其他供应商能够做到这一点，这真是太不可思议了。当然，这已在数据表中列出，但我更喜欢这些图，因为如果您知道如何阅读它们，它们将包含很多信息。

我想您会被这个35美元的怪物吸引住：
//lcsc.com/product-detail/CPLD-FPGA_XILINX-XC6SLX45T-3FGG484C_C569030.html

There is 小er 0.8 mm pitch package CSG325, which also bonds out a full transceiver quad (4 transceivers).

有人 mentioned silicon dies are shared between some of the devices, so similar question comes into mind: What is limiting the 小er density Cyclone IV GX 现场可编程门阵列 s at the specified 2.5Gbps transceiver rate?

Thinking about all of them being in the same family, probably exact same silicon technology and very similar if not exact same transceiver design, why the 小er ones are specified only 对于 2.5Gbps?

2.5 Gbps和3 Gbps差别不大，那么到底是什么呢？

Not that I plan to try abusing them to 3Gbps, but I mean, seriously, why the 小er package is limited to work at 2.5G, while the huge BGAs are cpable of doing 3G?   Isn'这仅仅是营销吗？

有人 mentioned silicon dies are shared between some of the devices, so similar question comes into mind: What is limiting the 小er density Cyclone IV GX 现场可编程门阵列 s at the specified 2.5Gbps transceiver rate?

Thinking about all of them being in the same family, probably exact same silicon technology and very similar if not exact same transceiver design, why the 小er ones are specified only 对于 2.5Gbps?

2.5 Gbps和3 Gbps差别不大，那么到底是什么呢？

Not that I plan to try abusing them to 3Gbps, but I mean, seriously, why the 小er package is limited to work at 2.5G, while the huge BGAs are cpable of doing 3G?   Isn'这仅仅是营销吗？

只是硅片的质量和到BGA的布线's package pad.
在-GX中，-8和大约-7为2.5-2.7gbps，而-6为3gbps。 将v-core提高50-100mv，您将在-8部件上获得完整-6的性能，而功耗却更高。 只需告诉Quartus您的pcb为-6。 如果由于封装选择而无法获得3gbps的结果，即使使用-6，也要对内核电源进行同样的操作，并且在配置PLL时，仅在需要时将CLK输入设置相对于真实晶振值低17％真正实现编译。 通常，Quartus仍会为3gsps进行编译，但只是给您一个时序违规警告。

如果您在LVDS IO的输出端具有良好的电缆驱动器放大器，这也有帮助 发送器引脚，尤其是当该驱动器在3GHz频率范围内具有一定的信号增益时。
LVDS接收器在超频时的容忍度要好得多，但这通常是因为您正在向输入引脚提供一个真正快速且干净的信号，该信号被终止在芯片上。